Informacje i pliki do pobrania na kurs programowania układu FPGA typu MAX10
 firmy Altera
 w języku  Verilog
 

Terminy spotkań:
pierwsze spotkanie 11.05.2016 (środa), godz. 17.00, lab 04
drugie spotkanie 18.05.2016, godzina 17.00, lab 04
trzecie spotkanie 1.06.2016, godzina 17.00, lab 04
czwarte spotkanie 8.06.2016, godzina 17.00, lab 04
piate (ostatnie) spotkanie 15.06.2016, godzina 17.00, lab 04

wersja strony z dnia 14.06.2016
Kontakt: Arkadiusz Pantoł - apantol@hotmail.com

Zalecenia dla uczestników kursu:
Przykładowe projekty na MAX10:
  1.  układy kombinacyjne - bramki logiczne - tworzenie schematu w programie Quartus - projekt1
  2.  przykład obsługi przetwornika A/C,  pomiar napięcia - ze strony producenta płytki ewaluacyjnej - ADC_test
  3.  sterowanie położeniem serwomechanizmu, zastosowanie przetwornika A/C i metody generacji fali PWM - servo_control

Tematy poszczególnych spotkań:
  1.  Wprowadzenie do układów FPGA, proces syntezy i implementacji w programie Quartus - tutorial numer 1
  2.  Opis układów kombinacyjnych w języku Verilog, operatory logiczne, wire oraz reg
  3.  Instrukcje warunkowe (multipleksery), magistrale danych. Podstawy projektowania ukladów sekwencyjnych.
  4.  Licznik, wykrywacz zboczy, komparator. Symulacja programie ModelSim. Narzędzie SignalTap - demonstracja - projekt
Materiały do kursu: